COEVO optimise les circuits Verilog

MMarc

COEVO est une méthode de recherche qui corrige et optimise simultanément des circuits décrits en Verilog, selon AlphaSignal. Elle génère du RTL, c’est-à-dire une description de la logique d’un circuit, en combinant dans une même boucle la correction fonctionnelle et l’optimisation de ses performances matérielles. La méthode évalue les conceptions selon 4 critères : leur correction, leur surface, leur délai et leur consommation électrique. Au lieu d’écarter immédiatement un circuit qui comporte encore des erreurs, COEVO traite la correction comme un critère progressif et conserve les conceptions partiellement correctes qui peuvent rester intéressantes. Un tri de Pareto compare ces 4 dimensions pour retenir les solutions qui présentent de bons compromis, plutôt que de ne considérer que les circuits déjà entièrement corrects. Avec GPT-5.4-mini, les auteurs rapportent un score Pass@1 de 97,5 % sur VerilogEval 2.0 et de 94,5 % sur RTLLM 2.0. Sur ce second banc d’essai, COEVO obtient aussi les meilleurs résultats en surface, délai et puissance pour 43 des 49 conceptions synthétisables évaluées, et dépasse les méthodes de référence testées avec 4 modèles de langage. Ces résultats rapportés par les auteurs montrent les performances de la méthode sur ces bancs d’essai ; ils ne permettent pas à eux seuls de conclure à une utilisation en fabrication de composants. Ils illustrent toutefois l’intérêt possible d’une approche qui cherche à corriger les erreurs sans abandonner trop tôt les conceptions prometteuses, tout en optimisant leurs caractéristiques matérielles.